新しい素子技術（月刊ASCII 1989年12月号6）

特別レポート「新しい素子技術　限界を打ち破るための，素子技術開発前線」をスクラップする。

前書き

　コンピュータテクノロジーの今後を考えるうえで重要なのは、その基礎ともいえる素子集積の技術である.処理系の心臓部であるCPU,データを展開し,転送するメモリ部など,コンピュータの重要部分のほとんどは,半導体で作られた電子素子部品だ.
　最近,それらの中に,新しい開発コンセプトを持ったものが登場している超電導体を用いた素子,電子と光の性質を利用したメモリ,神経細胞の働きを応用したニューラルネットチップ.いずれも,処理の高速化・回路の高集積化などを目的に開発された新世代の素子たちである.
　本項では,今年の春から秋の間に各社から発表された新素子の技術について解説する.

編集部

素子はどこまで小型化できるか
　LSIもメモリも,極端ないい方をすればスイッチ回路の組み合わせである.初期の計算機が大量のリレーで作られていたのと同じように,ミクロンサイズのリレーが大量に集積されている.
　そのリレーの1つ1つが、電流を通す/通さないの処理を行なう.リレー1つに相当するのが集積回路の素子単位であり,このサイズがLSIなどのチップサイズを決定している。たとえば,現在の4MbitRAMでは、約5×5mmのチップ上に約800万個のトランジスタが集積されている.これでトランジスタ単位の大きさは1μmm最近では0.8μmmの素子も作られ始めており,俗にいうハーフミクロン以下,つまり0.5μmmや0.3μmmでの素子集積が考えられている。そうなれば,今のチップと同等のサイズで,2倍から3倍の集積率が実現できるわけだ.
　具体的にいえば,16bitの80286に周辺の回路部分(メモリや各種コントローラなど)を組み込み,ワンチップ化できることになる.
　しかし、この素子サイズの縮小化も.理論的に0.1μmm程度が限界であるといわれている.それ以上小さくすると1素子中当たりの電子の数が減る。また電子の波としての性質が顕著になり(注1),電子を粒子として扱う従来のトランジスタの動作原理では誤差が大きくなってしまうといった障害が起こる.
　また,素子の発熱の問題もある。従来のような電流・電圧駆動型の素子の場合,集積率を上げれば上げるほど放熱の必要も生じる.このため,新しい素子の開発には,電気的なパワーアップに頼らない、何か別の動作原理が必要とされているのが現状だ.
　注1:分子や原子などの微小な物質は,粒子としての性質と,波としての性質を両方持っている.そして,その存在できる空間が狭くなると,波としての性質が顕著になる。これは量子効果と呼ばれる物理現象の一種であり,波の特性が顕著になった電子を電子波という.

なるほど34年前の半導体製造技術は1μm=1000nmだったわけか。それに理論的に0.1μm=100nmが限界とは現在10nm位で製造しているはずだ。限界突破はどうやったのだろうか。

電子の波を超導体で反射させる
　日立製作所が今年の8月に,開発に成功したと発表したのは,超電導体の電極からシリコン半導体中に染み出す電子の波を,対極に置いた超電導体電極で反射させる「超電導電子波素子」である。この素子の動作原理は,電子波の反射量を,中間の半導体部分にかける電圧の変化でコントロールするというものだ(図1).
　今回,実験に成功した素子は以下のような特徴を持っている.
(1) 素子単位に相当するニオブ金属の超電導体の電極は,先端がシリコン半導体に接した,幅約0.07μmmの針状電極で構成されている(図2).
(2) 針状電極からシリコン半導体の中に出る波状の電子は、対面の超電導体で「凹面鏡で反射する光」のようにはね返り,もときた航跡を戻る(図3).このときシリコン半導体中の電子の濃度で,電子波の反射率に変化が生じる.
(3) シリコン半導体中の電子の濃度が高いと電子の反射率も高くなり,素子の電気抵抗が下がる.電子の濃度を,シリコン半導体上に設けたゲート電極にかける電圧で制御することで,スイッチ回路が構成できる(図4).
(4) 超電導体に,臨界温度が摂氏マイナス264度のニオブ合金を使用している.素子動作を保証するためには,素子周囲を液体ヘリウム温度の摂氏マイナス269度に冷却する必要がある.
　同素子では、電子波の発信側の針状電極を,1つのシリコン半導体中に複数個並べれば,電子波の並列処理も可能だという.ニューロデバイスなど,信号を並列処理する素子には好適な機能ともいえるだろう.
　素子の加工サイズは,ますます小さく精密になる。同社が示している素子微細化のビジョンでは,今回の超電導電子波素子が,西暦2002年あたりには,素子単位サイズ0.1μmm以下,ワンチップメモリにして数百Mbit以上の高集積率で一般普及化するだろうとしている.

「西暦2002年あたりには,素子単位サイズ0.1μmm以下」とあるが、2002年Pentium 4(Northwood)で130nm、2003年Pentium 4(Prescott)で90nmだということだから大体予測通りだった。「 ロードマップでわかる！当世プロセッサー事情 第239回　半導体プロセスまるわかり　インテルから学ぶプロセスの歴史」

処理の高速化についてはどうか?
　さて,デバイスの進化に欠かせない,もう1つの要因,命令や処理の高速化についてはどうだろうか.処理を高速化するためには,素子内部での信号の伝達速度が問題になる.今までの電気で処理を行なっているデバイスでは,処理スピードは導体や半導体中を伝わる電子の速度に依存していた.電導物体中には,いくら少ないといっても必ず抵抗があり,真空中を伝わる光の速度にはとうてい追いつかない.素子の中を光が伝われば,どんなに速くなるだろうか。この要求に応えるように登場したのが,光デバイスである.
　また,伝達信号に光を用いることには,もう1つ利点がある.光の波は混じりあうことがないため,同一の光路で,複数この信号が送れるのだ.

光と電子の性質を持つ粒子が……
　伝達信号に光を用いるには,以上にあげたような利点もあるのだが,光は電気的に中性(注2)なので、今までの電子デバイスのように電気を使っての制御ができない.光のように高速で伝播し、か電気的に制御できる物質はないものだろうか.
　ここに,さきほど紹介した日立製作所の中央研究所が発表した資料がある.そこには,「光と電子の両方の性質を兼ね備えたポラリトン粒子を半導体に閉じ込めた」とあり、なかなか興味深い話である.ポラリトン粒子とは,1960年代に米の物理学者Hopfieldによって提唱された有限の寿命を持つ準安定化粒子である.塩化第二銅,硫化亜鉛,ガリウム砒素などの結晶に光を当てると発生し,一定の時間後に消滅する.ポラリトンは,光が1000兆分の数秒という間隔で,マイナス1価の電子とプラス1価の正孔電子と対になった粒子)に繰り返し連続的に変化するため,光と電子の両方の性質を持つといわれている.
　同研究所が実験に成功したのは,このポラリトンをガリウム砒素半導体の中に閉じ込め、その存在を確認したというものだ(図5)。将来的には,この粒子の進路や速度を自由に制御したいとしている.もし制御に成功すれば,以下のような特性を持った新しい素子の製造も可能になる.
新しい素子の特性
(1) 伝播速度が、通常の電子の移動速度に比べて数桁速い(実験では,真空中の光速度の約1000分の1の速度を確認).
このため,通常の電子デバイスより高速のスイッチング動作が可能(注3). (2) ポラリトンは,光の性質を持っているため,高速性を保ちながら,光導波路という光をガイドする路に沿って自由に進路を設定できる.
(3) 光導波路は半導体の極薄層の中にあるため,半導体素子中の電子のように電界や磁界により進路速度を制御できる.
　光を使ったデバイスには高速性という利点があった,それでは,もう1つの複数信号の同時伝播ということはどうだろうか。単一の素子の中に複数の光信号を通すことについては,光の波が互いに干渉しないという特性を利用すればよい.しかし,信号の受信側の素子が,多数の光信号の中から特定の信号を拾い出すことができるだろうか?
　たとえば,複数信号を光の波長別に強弱信号で送るとしよう。従来の受信デバイスでは,受信器の前に特定波長域を通す光学フィルタを置き,それで信号をより分けていた.しかし,光学フィルタの特性には限界があり,数オングストロームといった極狭の波長変化には対応しきれなかった.そのため,1本の光ケーブルの中に通す信号の回線数などにも限界があった。受信器側の性能で,せっかくの光の信号特性が生かしきれていなかったのだ.
注2:電気的に中性とは,プラスの性質もマイナスの性質も持ってないことをいう.たとえば電子は,マイナス1価の性質を持っている.
注3:ポラリトンを用いた並列演算素子の処理速度は,現在のスーパーコンピュータの演算回路に比べて,約1万倍以上の高速演算が理論的に可能.

3オングストロームの波長帯が識別できる素子の開発
　三菱電気の中央研究所が発表した開発資料には,「半導体結合量子井戸構造を用いて新しい光電子機能素子を実現」というタイトルが付いている.そして,この素子には「狭い波長帯の光の検知機能」を持つものがあるという.これは文字通り限られた波長の光にしか反応しない素子の実現を意味している.
　今回の実験では,3オングストロームの波長帯にのみ反応する素子ができたとあるが,理論的には,さらに狭い波長帯でも可能だという.
　3オングストロームごとに,違う信号を送ることができたら,どうなるだろうか.たとえば,1本の光ケーブルに可視光域の光を通すとしよう。可視光は約400~700オングストロームの光で,波長範囲にして約300オングストロームの幅を持つ.単純に3で割っても約100回線の信号が送れることになる.さらに,赤外線や紫外線域も含めると,1000回線以上もの信号を1本の光ケーブルで送れることになる.とはいっても,これも受信素子の性能に左右されるわけだ.
　ちょっと,この光電子機能素子についしても記載しておこう(図6)受光窓から特定の波長帯の光を照射したときのみ回路に光電流が流れる.
　このときの波長帯は、回路に与えた電圧によって自由に変化する(図7)1つの素子で,付加する電圧を変えることにより,複数の光信号を受信することも可能だ.

光を使ったニューロ素子
　それでは,光を伝播信号に用いた素子にはどのようなものがあるのだろうか.その1例として取り上げるのが,三菱電気の中央研究所が開発している「光ニューロチップ(図8)」である.
　ニューロコンピュータとは,生物の脳の情報処理機能を模倣したデバイスの総称であり,脳が持つ学習能力,連想能力,パターン認識能力などの特徴を生かそうとするものだ.
　従来のフォン・ノイマン式のコンピュータが不得意とした,画像/音声入力などの処理を高速に行なうことを目的に,現在さかんに研究開発が進められている.同研究所のニューロチップも,この考えにもとづいた機能を,光を利用してワンチップに集積したものだ.
　一般のニューロコンピュータに共通していえることだが,信号の処理を行なうニューロンの数が多くなるほど,そのニューロン間をつなぐ配線数が膨大になるという欠点がある.ニューロンの集積はたやすいが、ニューロン間の配線が問題になるのである.ニューロン数が4個の場合には配線数が16というように,配線数はニューロン数の2乗になる.
　ニューロコンピュータの実用化の1つの目安であるニューロン数1000個のシステムを実現するには,配線数が100万にもなってしまう.そのため,現在までのLSI技術を使って,ハードウェア的に実現されたニューロデバイスも,この膨大な配線数の問題を受けて,ワンチップに100個以下のニューロンを実現するに留まっていた.しかし、ニューロデバイスのかなめともいえる処理中間の信号伝播に光を用い,アナログ的な処理を行なうことで高集積が可能になる.今回,試作された素子には32個のニューロンしか実装されていないが,技術レベルでは、より高度の集積も十分可能である.
　さて,実際に作られたニューロチップを見てみよう(図9)このチップは,8mm角のガリウム砒素の基版上に,下から順に32個の発光素子,平面上に展開された1024(32×32)個の要素を持つ光学マスク,そして32個の受光素子を立体的に配置したものだ。光学マスク(図10)の中には、あらかじめ連想ニューラルモデルにしたがって「A」,「J」,「E」の3文字のアルファベットの情報が焼き付けられている.今回の素子は,この3文字のパターン情報に類似した信号を入力することで,最も近い文字1つの完全情報を出力するといった機能を持っている(図11).
　ニューロ数の集積度を上げることで,光学マスクも大きくなり,他の文字の情報を焼き込むことも可能になるので,将来的にはアルファベット26文字、数字,さらに進んで手書き漢字の認識などもできるようになるだろう.また,文字だけでなく音声/画像などのパターン認識への応用も可能だという.
　同研究所では、今後の開発予定として,光学マスクを書き換え可能な素子に置き換えた光ニューロチップを考えている.ニューロデバイスでは,多数のニューロンの実装に,もう1つ方法がある。それは,集積するLSI自体を大きくすることである.

　

シリコンウェハサイズの大規模ニューロデバイス
　数mm角のチップに実装できるニューロンの数に限界があるなら,多数のニューロンを集積するためにはデバイスそのものを大きなものに設定すればいい.
　この考え方に沿って開発されたのが,日立製作所の中央研究所が発表した「ニューラルネットワークLSI(図12)」である.一見簡単そうに思えるこのデバイス製造だが、実際には解決困難な問題が多数あった。
　たとえば,現在のLSI製造法では1枚のシリコンウェハ上に数十個から100個のチップを焼き付け,各々切り離して使用するわけだが、焼き付け時のエラーや切り取り時の精度で,使いものにならないチップが必ず出てくる。最新の技術でもこの不良チップの発生率は10%を切ることはないという.100個作っても,そのうち10個は不良品というわけだ.
　ウェハサイズの集積回路を作るならば,この不良発生をどう回避するかが重要になる.同じ回路をいくつも作っておいて不良箇所を切り離せばよいのだが,ハードウェア的な操作は不可能で,ソフトウェアでの処理しかできない.しかも不良箇所はどこに発生するか分からない.
　この不良箇所回避の問題も、素子間の配線を自由に設定できるニューロデバイスならば,不良箇所のニューロンや配線を使わないようにすることで解決できる.さらに,デジタル処理用のニューロン回路を構成する際の一番のネックであった膨大な配線数の問題も、従来のニューロン100個に対して100万本の配線ではなく,1本の配線を時分割方式で共有することで、ニューロン100個に100本という配線数低減を実現した.
　図12に示した同デバイスは,直径約13cmのシリコンウェハ上に576個のニューロンを集積している.これは約1900万トランジスタに相当する.
　今回の試作品では,従来のフォン・ノイマン式スーパーコンピュータでも数時間かかるような16都市の巡回セールスマン問題(どのように巡回すれば都市間を最短距離最短時間で回れるかという最適化問題)を,わずか53msで解いた(注4).
　このニューロLSIでは,不良箇所で回路を廃棄する部分をよけいに設定しているため,588個のニューロンを実装し,そのうち12個を予備としている.しかし,ニューロン間の配線を時分割バスで結合しているため,この部分に不良箇所が発生すると致命的になる.この問題も,アドレス/データバスをともに3重化し,多数決論理で判断することで解決した.その他の性能は表を参照してほしい。
　将来的な展望としては,現在はゲートアレイ方式で構成されているニューロン(1ニューロン当たり約1000ゲート)を.最適に設計したスタンダードセル方式で構成することを予定しているという.そうなれば,現在のウェハサイズで1000個のニューロン集積ができるという。
　今まで見てきたのは,いずれも商品化のめどがまだ立たない開発研究中のデバイスたちである.しかし,数年後には素子として完成し,普及し始める可能性を秘めている.開発現場の最前線には,まだまだ発表されていない,もっとホットな話題がベールを脱ぐのを待っている.

(池田)

注4:ニューラルネットと逐次処理方式の比較には,最大処理性能3GFLPSのスーパコンピュータで総当たり方式のアルゴリズムを処理させた。結果は,100%のベクトル化を達成して約6時間かかっている.

とりあえずスクラップしたがよく理解できなかった。スクラップを続けていくと後から役に立つかもしれない。